PCB布线对PCB的电磁兼容性影响很大，为了使PCB上的电路正常工作，应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局。 

（一）、PCB材料的选择通过合理选择PCB的材料和印刷线路的布线路径，可以做出对其它线路耦合低的传输线。当传输线导体间的距离d小于同其它相邻导体间的距离时，就能做到更低的耦合，或者更小的串扰（见《电子工程专辑》2000年第1期"应用指南"）。

设计之前，可根据下列条件选择最经济的PCB形式：对EMC的要求印制板的密集程度组装与生产的能力CAD系统能力设计成本PCB的数量电磁屏蔽的成本当采用非屏蔽外壳产品结构时，尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装），在许多情况下，选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。

为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射，需要用到传输线技术。根据输出信号的转换情况，S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来，如图1所示。信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL＞IOH.功能/逻辑类型 ZO(Ω)电源（典型值） ＜＜10ECL逻辑 50TTL逻辑 100HC(T)逻辑 200表1：几种信号路径的传输线阻抗ZO。逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO，如表1所示。图1：显示三种特定传输线的（数字）IC之间典型互联图图2：IC去耦电路。图3：正确的去耦电路块表2：去耦电容Cdec..的推荐值。逻辑电路噪声容限。

（二）、信号线路及其信号回路传送信号的线路要与其信号回路尽可能靠近，以防止这些线路包围的环路区域产生辐射，并降低环路感应电压的磁化系数。一般情况下，当两条线路间的距离等于线宽时，耦合系数大约为0.5到0.6，线路的有效自感应从1μH/m降到0.4-0.5μ H/m.这就意味着信号回路电流的40％到50％自由地就流向了PCB上其它线路。对两个（子）电路块间的每一块信号路径，无论是模拟的还是数字的，都可以用三种传输线来表示，如图1所示，其中阻抗可从表1得到。

（三）、IC的去耦通常IC仅通过电容来达到去耦的目的，因为电容并不理想，所以会产生谐振。在大于谐振频率时，电容表现得象个电感，这就意味着di/dt受到了限制。

电容的值由IC管脚间允许的电源电压波动来决定，根据资深设计人员的实践经验，电压波动应小于信号线最坏状况下的噪声容限的25％，下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值： I=c?dV/dt表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限，同时还给出每个输出级应加的去耦电容Cdec.的推荐值。图4：PCB上环路的辐射对快速逻辑电路来说，如果去耦电容含有很大串联电感（这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的），电容的值可能不再有用。

这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容（100-100Pf）,与"LF-"去耦电容并联。陶瓷电容的谐振频率（包括到IC电源管脚的线路长度）应高于逻辑电路的带宽[1/(π.τr)],其中，τr是逻辑电路中电压的上升时间。

（四）、根据辐射决定环路面积无终点传输线的反射情况决定了线路的最大长度。由于对产品的EM辐射有强制性要求，因此环路区域的面积和线路长度都受到限制，如果采用非屏蔽外壳，这种限制将直接由PCB来实现。注意：如果在异步逻辑电路设计中采用串联端接负载，必须要注意会出现准稳性，特别是对称逻辑输入电路无法确定输入信号是高还是低，而且可能会导致非定义输出情况。图3：正确的去耦电路块。对于频域中的逻辑信号，频谱的电流幅度在超出逻辑信号带宽（=1/π.τr）的频率上与频率的平方成反比。

（五）、电缆及接头的正确选择电缆的选择由流过电缆的信号幅度和频率成分决定。对于位于产品外部的电缆来说，如果传送10kHz以上时钟速率的数据信号，则一定要用到屏蔽（产品要求），屏蔽部分应在电缆的两端连接到地（金属外壳产品），这样能确保对电场和磁场都进行屏蔽。如果用的是分开接地，则应连到"接头地"而不是"电路地"。如果时钟速率在10kHz到1MHz之间，并且逻辑电路的上升时间尽可能保持低，将可以得到80％以上的光覆盖或小于10Nh/m的转移阻抗。

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