在RF领域，设计人员必须打破成规努力向前看，对于RF 、SOC和SIP，除了要考虑成本和管理的问题，还有一些其它的因素需要考虑。如何利用RF内核的工程设计和分析工具(EDA)去处理测试成本问题。设计人员和测试工程师如何积极配合去创建一个具有成本优势的可测性设计(DFT)架构。如何与测试开发团队合作争取更快的产品上市时间。

数字内核(Core)测试可以使用功能测试或结构测试的方法达到。在SIP中，当有—个物理隔离的晶粒(die)，提供封装的连接并不会降低其访问和控制的独立性，因此并行测试应用并不会影响芯片的设计周期。在SOC芯片出现之前，测试工程师通常被分配给一个芯片并且要求负责实现由设计人员或市场需求定义的所有的测试项目。对于多内核的SOC芯片，通常不期望一个测试工程师具备测试SOC中所有技术(如RF，混合信号，数字信号)的能力，由多个工程师在一起合作测试一个芯片，通过他们不同的测试程序的整合来应用到最后的晶片或封装测试中，这种在测试领域新的组织结构使得ATE能够提供平滑的测试整合。  

内置自检测试技术在数字电路的设计和测试中已经使用很多年了，BIST测试的目的是去发现晶体管级的缺陷，在RF芯片上实现BIST的研究，频(ZIF)无线收发器的架构图。整合出现在所有的功能模块，除了功率放大器，双王器和天线，要么是在同一个硅片上或在同一个封装里 ,在这个例子中，BIST在基带上的实现是通过模数和数模转换器之间的回环测试来实现的，传统上，在RF BIST实现之前，BIST技术是首先在基带部分实现的。最后，为了执行RF BIST，基带的DSP用激励信号发给射链路，然后通过测试放大器(TA)和接收链路回到基带信号处理器来进行分析。测试放大器在芯片的正常工作时是关机的，而且，必须考虑到测试放大器损坏带来的影响，在这样的情况下，必须做出决定是丢弃整个DUT，还是选择替代的测试方法重新测试。

增强ESD两种具有不同电势的材料相互接触时，会发生静电放电(ESD，一种过压故障)，储存的静态电荷发生转移，产生火花。ESD火花往往是由于人与周围环境的相互作用产生的。这些意外的火花会改变半导体器件的特性，使其性能下降或彻底损毁。在更换电缆甚至接触到I/O端口时，ESD也会威胁到电子系统。伴随这些日常事件产生的放电，可能会损毁接口IC，进而造成端口无效。此类故障的代价可能非常昂贵—不但增加保修成本，降低产品的品质认知度。

外部ESD二极管和其它分立元件可用于保护数据线。许多IC集成一定程度的ESD保护，IC本身无需更多的外部保护。信号输入/输出(I/O)上的电压尖峰被箝位到VCC或GND，以保护内部电路。ESD保护IC，这些器件的I/O引脚可承受标准规定的ESD冲击，所有引脚均采用ESD保护架构，在处理和组装期间提供静电放电保护。其发送器输出和接收器输入提供高达±20kV ESD保护功能。这些收发器不但不会被低于其额定值的ESD尖峰损坏，而且在静电冲击后无需断电或重启即可继续正常工作。

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