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如何解决IC设计中不断增加的功耗挑战?
发布时间:2019-06-23 阅读量:959 应用领域:消费电子 来源:我爱方案网 作者:cicyxu

在早期的CMOS技术中,漏电流可以忽略不计。 然而,随着晶体管尺寸和阈值电压降低,泄漏功耗正在变得越来越大,有时甚至接近动态功耗水平。无论时钟和晶体管开关活动如何,只要向晶体管供电,就会发生漏电流。 通过减慢或停止时钟都不能减少泄漏功耗。但是,可以通过降低或关闭电源电压来减少或消除泄漏功耗。本文在这里介绍几种常见的降低功耗的方法。


  1. clock gating 门控时钟技术    


众所周知,在数字IC设计中,时钟信号的翻转率是比较高的,因此它的功耗约占整个芯片功耗的20-30%。传统的设计方法是时钟信号一直是存活着的(常开),门控时钟技术就是根据设计,将暂时不用的模块的时钟信号通过一个控制信号gating住,降低这个模块的时钟信号翻转率,从而降低芯片功耗的一种技术。clock gating的加法也有很多,有在rtl级就例化进来的gating(往往是比较root的gating),也有综合阶段工具自动加进来的。从数字前端设计的角度,clock gating是想越靠近root端越好(因为一个gating可以控制更多的寄存器或者时钟单元),一旦将某个gating关掉,能够节省较多的功耗。因此,在数字后端实现过程中,经常会碰到到gating使能端E pin的setup比较难meet,主要原因是这类gating比较靠近root导致的。

如何解决IC设计中的功耗挑战


2.power gating  


在数字IC后端设计中,经常采用这个策略降低功耗。在后端实现过程中,加入MTCMOS来控制标准单元的开关。


3.Multi-vt cells   


这个就是在数字IC后端设计实现过程中,将某些不是critical path的地方尽量用HVT或者RVT,降低leakage。当然这个需要与performance,area做一个trade off。因为用HVT或者RVT,由于timing不好meet,工具优化的比较困难,可能反而会导致面积越优化越大。


4.DVFS技术  


DVFS(Dynamic Voltage and Frequency Scaling)动态电压频率调节本质上是一种低功耗技术,目的是根据的芯片当时的实际功耗需要设定工作电压和时钟频率,这样可以保证提供的功率既满足要求又不会过剩,从而可以降低功耗。比如数字芯片中,CPU模块(比如8核CPU),在需要跑分的时候,将给CPU供电的电压通过软件调节到更高的电压(overdrive),获得一个更高的频率。在实际某个应用场景下,可能CPU只需要一个较低的频率时,可以将电压调节成一个较低的电压来实现。


一味的降频降压当然是不能降低功耗的,因为低频下运行可能使系统处理任务的时长增加,从而整体上可能反而增加了功耗。所以DVFS的核心是动态调整的策略,其目的是根据当时的系统负载实时调整,从而提供满足当时性能要求的最低功率,也就达到了最低功耗。制定调整策略前,先找出系统中的耗电大户即CPU GPU这些模块。需要统计出这些模块的负载情况,基本的策略当然是工作负载增加则升频升压,工作负载降低则降频降压。


5.Well bias  


这个方法可以动态调整偏置电压,从而实现降低功耗的目的。


学到了这么多降低功耗的办法,那就来帮帮下面这位需要解决功耗过高问题的苦主们吧,功耗问题困扰他太久了,虽然此项目有7人投标,但是到目前为止还没有找到合适的解决方法。


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项目需求:

解决GPS芯片功耗过高的问题:

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