vhdl数字钟硬件部分主要是由数据选择器、计数器、显示译码器等组成。EDA技术在电子系统设计领域越来越普及,vhdl数字钟主要利用VHDL语言在EDA平台上设计一个电子数字钟,它的计时周期为24小时,显示满刻度为23时59分59秒,另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成,其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用MAX+PLUS II软件进行电路波形仿真,下载到EDA实验箱进行验
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发布时间 : 2012-01-6
标签 : 知识百科