低抖动HCSL差分晶振助力PCIE 5.0

【导读】随着PCIe 5.0技术在高性能计算、数据中心及AI应用中的普及，其单通道32 GT/s的超高速率对参考时钟性能提出了前所未有的挑战。PCIe 6.0虽进一步将速率提升至64 GT/s并引入PAM4调制技术，但其底层稳定性仍依赖于高精度时钟信号的同步与纠错能力。在此背景下，YXC推出的HCSL输出差分晶振（如YSO230LR/YSO231LJ系列）以超低相位抖动（0.05ps RMS）、±25ppm全温区频差精度及2.5×2.0mm微型封装，成为PCIe 5.0参考时钟设计的核心解决方案，精准解决高速信号同步、多设备协同及噪声抑制等关键技术瓶颈，助力新一代硬件突破性能边界。

一、PCIe协议与参考时钟要求

1、PCIe是什么？

PCI Express（Peripheral Component Interconnect Express）是一种高性能、高带宽的串行总线标准，用于连接计算机内部的各种硬件设备，如显卡、存储设备(SSD)、网卡等。它取代了传统的 PCI 和 AGP 总线，并以其高速度、低延迟和强扩展性成为现代计算机系统的核心互联技术。

PCIe 支持多种速率版本，包括 PCIe 1.0、PCIe 2.0、PCIe 3.0、PCIe 4.0、PCIe 5.0和PCIe 6.0，每个版本都在前一代的基础上实现了带宽的翻倍。

PCIe 6.0已于2022年发布，其单通道速率提升至64 GT/s，并引入PAM4调制技术，带宽再次翻倍。同时，PCIe 6.0还增加了FEC（前向纠错）功能，以应对高速传输中的信号衰减问题。

图1：PCIE 6.0协议标准

2、PCIe参考时钟的关键作用

在PCIe系统中，参考时钟（Reference Clock）是确保数据传输准确性和稳定性的核心组件。其主要作用包括：

  ●  同步数据传输：为SerDes(串行器/解串器)提供精准时钟信号，确保发送端与接收端同步。

  ●  降低误码率：高精度时钟减少信号抖动，降低数据传输误码率(BER)。

  ●  支持多设备协同：在CXL、NVMe-oF等复杂架构中，参考时钟需实现多设备间的相位对齐。

PCIE协议下的参考时钟基本为100MHz HCSL输出，要求确保数据传输的正确性和稳定性，解决时钟抖动、偏移和噪声问题。

随着PCIe版本的升级，参考时钟的性能要求也大幅提高，下表展示了不同PCIe协议版本对于参考时钟RMS抖动的要求：

表1：不同PCIe协议版本对于参考时钟RMS抖动的要求

二、HCSL输出差分晶振：满足PCIe 5.0时钟需求的理想选择

为应对PCIe 5.0对参考时钟的严苛要求，推荐使用差分振荡器YSO230LR系列和YSO231LJ系列。这两款产品凭借卓越的性能和可靠性，成为PCIe 5.0参考时钟的理想选择。

产品优势：

  ●  超低抖动：相位抖动可达0.05ps(typ.) RMS，满足PCIe 5.0的严苛要求，确保信号完整性；

  ●  高稳定度：总频差最优可达±25ppm @ -40~﹢85℃；

  ●  差分输出：支持HSCL、LVDS、LVPECL等多种差分输出；

  ●  小型化：提供2.5*2.0mm紧凑设计，适配高密度主板布局；

  ●  宽温范围：提供-40℃~﹢105℃、-40℃~﹢125℃等宽广的工作温度选项。

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