发布时间：2021-01-15 阅读量：1602 来源: 我爱方案网 作者: 雕塑者
在LDO应用中，会有一个输入输出压差范围的概念，如AMS1117，压差Dropout Voltage的典型值为1.1V，即：输入至少比输出高1.1V的压降才能支持所需要的输出。
在之前写过的一篇文章《LDO与DC-DC 的入门理解》中，我们可以了解到LDO是靠内部电路分压达到降压输出，而DC-DC则是通过“断续的供给”达到降压输出。那么，DC-DC降压电路输入和输出是否需要压差呢？思考一个场景：某款Buck芯片自身工作电压范围为2.7-5.5V，现需要该芯片输出3.3V/2A。当正常输入5V时，该芯片可满载输出3.3V，当输入电压只有3.5V时，该芯片是否还能正常输出3.3V/2A呢？
该问题本质其实是DC-DC降压电路中，在输入输出规格内，芯片占空比是否受限、导通损耗的问题。理论上，但芯片的开关周期达到100%时，DC-DC其实是一个“直通”状态，即输出电压等于输入电压，当然，真实的应用中，芯片的占空比不会达到完整的100%，而且由于芯片里集成或外置的MOSFET的导通内阻以及输出电感上Rdc，实际输出电压与输入电压之间会有一个压差。
以JW5092为例，输入4.7V时，可输出3.3V/2A，但当输入为4.0V的时候，是否还能满载输出？
首先，根据能量守恒，我们可知(Vin-Vout)*ton=Vout*toff，由此
Vout = Vin * D，D为开关周期中，“开”的占空比。
考虑，MOS管导通内阻Rds、电感内阻RL，可得：
Vout = Vin * D- Iout x (Rds(ON) + RL)
查看规格书——
当Vin = 4V时，若输出2A，暂时忽略电感选型上的内阻差异，则：
由此可知，此时该当输入为4.0V的时候，JW5092无法满载输出3.3V/2A
所以DC-DC降压电路中，实际输出电压要等于输入电压减去Buck芯片里集成或外置的MOSFET的Rds(on)以及输出电感的Rdc上产生的压降，包括由于占空比受限导致的无法满载输出。带载越重，输出电压越低。当你的输入输出压差范围很小，但仍然需要满载输出时，请考虑号称可达100%占空比的芯片！
作者介绍：雕塑者（笔名），一名乐于开源文化的工程师，个人公众号【硬件大熊】。后续原创技术应用笔记还将在我爱方案网上线，敬请期待！
来源：我爱方案网
版权声明：本文为博主原创，未经本人允许，禁止转载！
【小知识】时钟芯片一种高性能、低功耗、带RAM的实时时钟电路，英文名称：Real-time Clock/Calendar Chip（简称：RTC），可以对年、月、日、周日、时、分、秒进行计时，具有闰年补偿功能。采用IIC通信接口。
晶振作为电子设备的"心跳发生器"，其起振状态直接决定系统能否正常运行。本文深度解析四种检测方法的实战要点：示波器法需规避探头电容引发的停振风险，万用表电压法需警惕芯片故障导致的误判，频率计通过波形特征精准锁定起振状态，而听声辨振实为认知误区——人耳可闻的异常声响反而暴露晶振缺陷。随着5G/新能源产业爆发式增长，国产晶振厂商正加速技术攻坚，保障起振检测的可靠性已成为行业刚需。
可编程晶振改变频率的核心原理是：通过内部集成的锁相环（PLL）和数字分频/倍频电路，对基础石英晶体产生的固定频率进行精密的数学运算（分频、倍频、分数分频），最终输出一个用户通过数字接口（如I²C、SPI）编程设定的目标频率。
晶振是电路中可以提供高度稳定时钟信号的元器件。通常一个系统共用一个晶振，便于各部分保持同步，一起“干大事”。比如在我们常用的计算机系统中，晶振可比喻为各板卡的“心跳”发生器，如果主卡的“心跳”出现问题，必定会使其他各电路出现故障。人体的心跳搏动，离不开血液。晶振也是一样，离不开电流。
晶振自身产生时钟信号，为各种微处理芯片作时钟参考，晶振相当于这些微处理芯片的心脏，没有晶振，这些微处理芯片将无法工作。晶振的作用就是为系统提供基本的时钟信号。通常一个系统共用一个晶振，便于各部分保持同步。有些通讯系统的基频和射频使用不同的晶振，而通过电子调整频率的方法保持同步。晶振主要运用于单片机、DSP、ARM、PowerPC、CPLD/FPGA等CPU，以及PCI接口电路、CAN接口电路等通讯接口电路。
