从UFDM看目前FPGA设计流程

目前xilinx 在FPGA设计上总结出了UFDM这个名词，也有ug949这篇经典的文档，将FPGA设计的流程、方法、注意事项都有详细介绍，总结了很多成功的经验，提升到设计方法学的高度。可能很多FPGA设计者使用Altera FPGA，也可能即使使用xilinx FPGA ，但还未阅读过UG949，我想这都没关系，一起看下当前FPGA设计流程以及重点考虑的方方面面。Early stages and bigger impact : 从设计流程的角度看，FPGA设计包括设计输入，约束输入，综合和布局，实现和测试等。随着目前FPGA设计越来越大，对性能的要求越来越高，工程师往往在后端的布局布线和时序收敛中占据了较大的时间。

UFDM经验是越早的在设计阶段考虑到设计实现和性能，可以减少后端生成有效版本的时间。

Validate : 很多工程师都用过ISE，vivado和ISE的区别之一是vivado 是使用timing 驱动的内部算法，这就使得在RTL，综合，布局布线等各个阶段都会调用用户的约束信息，不断的去check 设计的结构和性能。如果和目标差距很大，则会尽早的提示工程师修改设计。

单板设计和器件选型：很多时候FPGA设计工程师仅仅关注与功能和模块设计，对单板硬件设计和器件选型沟通不多，UFDM很强调FPGA的外围硬件设计对整个项目的影响。比如根据系统性能的最大化目标来调整FPGA的orientation，根据高速IO的位置来减少单板via的数目，提高信号完整性等。

电源的选择： FPGA的供电对整个设计的影响也很大，尤其在高速设计上，电源的噪声和纹波对FPGA的信号完整性影响很大。这里重点提高：a.根据系统需求，选择满足噪声指标和电流；b. 设置XADC来监控系统电源；c. 进行电源的PDN仿真；d. 使用XPE来尽早的评估系统功耗。

IO planning：IO plan 在FPGA设计中很关键，包括时钟和普通IO的分布，vivado 工具能够提供最直观和准确的IO分布，针对特殊接口，如高速IO和DDR，都需要通过工具当然DRC检查。Vivado工具集成了很多常见规则的检查，通常的小bug都可以在完成PCB前过滤掉。

Design Creation ：在设计阶段，目前看85%以上的设计还都是RTL语言来完成的。如果很大的设计，则会存在很多的module和sub module ，这样如何做好Hierarchy 比较关键；是按照通道还是按照功能，对整个工程的可读性和系统的性能都有很大的影响。如举例基本规则：a：在整个设计的最顶层来调用底层IO模块，如IO buf，IDDR，ODDR；b: 在整个设计的最顶层来调用 BUFG，BUFR等时钟资源；c：在跨模块的逻辑边界做好寄存器打拍。