PCB抗串扰设计及两种布局

为避免PCB中出现串扰，应该从PCB设计和布局方面来考虑，根据功能分类逻辑器件系列，保持总线结构被严格控制；最小化元器件之间的物理距离；高速信号线及元器件（如晶振）要远离I/互连接口及其他易受数据干扰及耦合影响的区域；对高速线提供正确的终端。

避免长距离互相平行的走线布线，提供走线间足够的间隔以最小化电感耦合；相临层（微带或带状线）上的布线要互相垂直，以防止层间的电容耦合；降低信号到地平面的距离间隔；分割和隔离高噪声发射源（时钟、I/O、高速互连），不同的信号分布在不同的层中；尽可能地增大信号线间的距离，这可以有效地减少容性串扰。

降低引线电感，避免电路使用具有非常高阻抗的负载和非常低阻抗的负载，尽量使模拟电路负载阻抗稳定在loQ～lokQ之间。因为高阻抗的负载将增加容性串扰，在使用非常高阻抗负载的时候，由于工作电压较高，导致容性串扰增大，而在使用非常低阻抗负载的时候，由于工作电流很大，感性串扰将增加。

将高速周期信号布置在PCB酌内层；使用阻抗匹配技术，以保BT证信号完整性，防止过冲；注意对具有快速上升沿(tr≤3ns)的信号，进行包地等防串扰处理，将一些受EFTlB或ESD干扰且未经滤波处理的信号线布置在PCB的边缘；尽量采用地平面，使用地平面的信号线相对于不使用地平面的信号线来说将获得15～20dB的衰减。

信号高频信号和敏感信号进行包地处理，双面板中使用包地技术将获得10～15dB的衰减；使用平衡线，屏蔽线或同轴线；对骚扰信号线和敏感线进行滤波处理；合理设置层和布线，合理设置布线层和布线间距，减小并行信号长度，缩短信号层与平面层的间距，增大信号线间距，减小并行信号线长度（在关键长度范围内），这些措施都可以有效减小串扰。

不同类型的单板，其布线策略自然也不一样，这里一起了解下PCB布线两种策略。类型一PCB布线策略，主要特征如下：严格的长度规则、严格的串扰规则、拓扑规则、差分规则、电源地规则等。关键网络的处理：总线。定义Class；要求满足一定的拓扑结构、stub及其长度（时域）约束条件；设置虚拟管脚来控制拓扑结构；对STUB进行限制。设置最大的stub长度，延迟/长度应给定范围；禁止从焊盘的长边出线；允许终端带有交叉点（junction）。 关键网络的处理：时钟线。定义Class，设置足够的线间距或Class与Class之间的间距；将时钟线设置在特定的层和区域内。 关键网络的处理：差分线。一般需指定布线层；采用parallel方式，避免用tandem方式；定义两差分线的长度匹配以及差分对长度匹配；设置差分线对之间的间距通常的做法是将差分对定义为class，然后定义Class to class的间距。

串扰控制。网络组之间要有足够的Clearance；如：数据线、地址线和控制线之间要有间距约束，把这些网络设置成相应的class，然后在数据线和地址线之间、数据线和控制线之间、地址线和控制线之间设置串扰控制规则。屏蔽方式：并行（parallel)、同轴（coaxial）、级联（tandem）；规则设置好以后，可以采用手工或自动布线。

类型二PCB布线策略，PCB设计既具有物理实现的挑战也具有电气规则实现的挑战。在布线过程中需要进行“引导”，如：Fanout、层分割、自动布线过程控制、禁布区定义、布线次序等需要适当地进行干涉。测试并分析布线的可行性；首先考虑物理规则的实现，其次才是电气规则的实现；对产生的冲突或错误，要求综合分析其原因，有针对性地调整布线策略。