vhdl数字钟

vhdl数字钟

vhdl数字钟硬件部分主要是由数据选择器、计数器、显示译码器等组成。EDA技术在电子系统设计领域越来越普及，vhdl数字钟主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用MAX+PLUS II软件进行电路波形仿真，下载到EDA实验箱进行验证。

vhdl数字钟设计


图1 vhdl数字钟基本功能框图

vhdl数字钟输入电路

用扫描法，即对H线分别加信号，测V线信号，以此判断按键位置。此结构采用一个有限状态机，用case语句进行枚举，程序中输入信号为v线，输出信号为按键信号和H线信号。

vhdl数字钟输出电路

显示电路主要由数据选择器、译码器、计数器、显示译码器和数码显示管组成。

vhdl数字钟设计具体过程

利用VHDL语言写的一个数字钟的程序。

该vhdl数字钟实现的功能有：
           
1.时间：显示及校时，时间为24小时制
           
2．日历：显示年月日，及设定功能；自动判定闰年，每个月的天数；
         
3．秒表：启动/停止/保持显示/清零；
         
4．闹钟：设定闹钟时间，由蜂鸣器闹铃。
           
利用开发板上提供的40MHz晶振时钟信号做脉冲，接与P183管脚；
           
还有一个11.0592MHz的时钟信号做扫描脉冲
    
vhdl数字钟管脚定义：
Clr：    时间清零  ：         P94
Clr+Sclock：    秒表清零：          P94+P96
Clr+Data：     年月日初始化：       P94+P97
Clock：        闹钟显示：          P95
Sclock：       秒表显示：          P96
Data：         年月日显示：        P97
H_add：       调整时间（小时）：   P99
M_add：       调整时间（分钟）：   P100
Clock+hclock： 调整闹钟小时：      P95+P101
Clock+hclock： 调整闹钟分钟：      P95+P102
Pause：        秒表暂停：          P96+P103
Data+hclock：  调整年：      P97+P101
Data+mclock：  调整月：      P97+P102
Data+pause：   调整日：      P97+P103

多功能vhdl数字钟设计

由于实验室cpld芯片为 ACEC1K EP1K10TC100-3 内部资源不是很丰富，故设计时应考虑节省系统资源开销，采用原理图互联，自顶向下方式设计方便快捷、可读性好，但芯片之间互联必然会增加系统内部数据寄存器。故在设计之初，就考虑到用编程方法实现。本设计采用VHDL语言编写， 整个系统共用一个程序语言描述，在最大程度上 实现了数据的共用。经过最后编译，调试，下载测试完成后，达到了实验要求

vhdl数字钟电路接口：
alarm——蜂鸣器接口
row[3,2,1,0]——矩阵键盘行
col[3,2,1,0]——矩阵键盘列
sel[2,1,0]——数码管为选接口
sg[6,5,4,3,2,1,0]——数码管断码接口
clk——接1024hz信号