Vivado 技术问题解读

是否支持部分可重配置功能？
支持。2012 年底的 beta 版本中将提供部分可重配置功能。2012 年内，需要部分可重配置功能的用户用户还需要继续使用 ISE。

Vivado 综合技术与赛灵思综合技术 (XST) 有何不同？
Vivado 综合技术基于经业界验证的 ASIC 综合技术，能扩展适应于极大型设计。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可扩展数据模型支持整个流程的交叉探测。

新工具与 ISE 间能否支持项目的移植？
ISE 项目浏览器和 PlanAhead 项目能移植到 Vivado IDE，但 Vivado 项目无法移植到 PlanAhead。除约束文件，包括源文件列表在内的所有其它项目设置均能进行传输。客户必须创建赛灵思设计约束 (XDC) 格式的约束条件，并将其单独添加到项目中。

Vivado IP 集成器为什么优于 Altera 的 QSys？
设计人员可利用 Vivado 以图形的形式创建 IP 系统，或利用 TCL、参数传递、Vivado 仿真和 ChipScope 集成等，专门针对调试设计。从实现工具（报告、布局规划、原理图）返回 IPI的交叉探测可加速融合，这也是一大优势。

Vivado 仿真器与 ISim 有什么不同？
Vivado 仿真器采用全新的引擎，紧密集成于 Vivado IDE 中。该引擎的速度比 ISim 快 3 倍，而占用的存储器容量却仅为一半。它完全集成于 Vivado IDE，能够通过 TCL 更好地控制仿真器操作。

Vivado 仿真器能否使旧版架构设计符合 7 系列要求？
一般说来，赛灵思建议用户采用原生架构。不过 Vivado 支持旧版架构的程度与 ISE 针对所有 Virtex 级别器件的支持相同。

Vivado 仿真器是否支持 VHDL 和 Verilog 的时序仿真？
Vivado 仅为 Verilog 的时序仿真提供支持。但是 Vivado 可为 Verilog 和 VHDL 以及混合语言提供功能仿真支持。

Vivado 为什么不支持 VHDL 时序仿真？
VHDL 时序仿真是基于 VITAL 的仿真，该标准速度很慢，限制性较大，且已长期未进行更新。

客户能否用 Mentor、Synopsys、Cadence 和 Aldec 编译赛灵思仿真库？
可以。Vivado 设计套件可提供名为 compxlib 的 TCL 命令以编译仿真库。

Vivado 仿真器是否支持 SystemVerilog 或硬件协仿真？
我们计划在今后发布的软件版本中为二者提供支持。