Xilinx（赛灵思）公司直言不讳地称自己的Vivado产品是为“面向未来十年的ALL Progarmmable”器件而打造，这是需要一些底气的。赛灵思公司全球高级副总裁亚太区执行总裁汤立人指出，敢于这样做，因为赛灵思胸有成竹。
今天的IC设计已经很难找到不采用IP的情况，而面向系统的设计规模在增大。在此过程中，传统上所使用的开发工具的弱点逐渐暴露。汤立人举例解释说，上一代FPGA设计套件采用单维基于时序的布局布线引擎，通过模拟退火算法随机确定工具应在什么地方布置逻辑单元。在设计规模还比较小的时候，或者说，对低于100万门的FPGA来说，这种方法还是可行的。但当设计规模超过100万门，且随着设计的复杂程度升高和芯片工艺的进步，上一代开发工具中造成延迟的主要原因，由逻辑单元变为互联和设计拥塞，并且设计结果也变得不可预测。此外，在大规模集成电路设计中，如何及时地调整系统功耗、提高实施速度、提高IP复用效率，以及更好地将DSP、嵌入式、连接功能和逻辑功能单元融合在一起，都使上一代设计套件不堪重负。
赛灵思对症下药，所以Vivado来了。其一反过去设计套件以硬件而设计的思路，构建出一个以IP及系统为中心，集成度和实施速度提高到原来ISE设计套件的4倍，面向未来10年的ALL Progarmmable器件的新一代设计环境，以“加速集成”和“加速实现”两个途径使上述的问题终于可以迎刃而解。
看一看Vivado的独门秘方:
Vivado提供了全新的综合引擎、IP综合、IP和软硬件集成器，以及标准IP重用等，可以分别处理综合、执行、验证的设计，这样，在执行大型项目时，可以成立不同的团队分头设计。同时，新的设计保存功能可以实现时序结果的复用以及可重配置。全新的综合引擎旨在处理数以百万计的逻辑单元，它可对System Verilog提供强大支持，实现综合速度达到赛灵思ISE Design Suite综合工具XST的三倍，其快速模式还可使工程师迅速把握设计的面积和规模，也使他们的调试问题的速度比之前采用RTL或门级原理图快15倍。
Vivado有一个可扩展的数据模型架构。这个数据架构是单一的、共享的、可扩展的，可以让设计流程中的综合、仿真、布局规划、布局布线等所有步骤在内存数据模型上运行，因此在流程中的每一步都可进行调试和分析，今早掌握时序、功耗、资源利用和布线拥塞等关键设计指标。
在IP的功能设计上，为了便于IP的开发、集成与存档，赛灵思开发出了IP封装器、IP集成器和可扩展IP目录等全新IP功能。其中，IP封装器可以帮助将部分IP设计或整个设计转换为可重用的内核，这种内核可以是RTL、网表、布局后的网表甚至是布局布线后的网表。IP集成器使客户能够在互联网层面而不是引脚层面将IP集成到自己的设计中。可扩展IP目录让用户能够用他们自己创建的IP以及赛灵思和第三方厂商许可的IP创建自己的标准IP库。
加速实现方面，层次化的芯片规划、确定性自动布线和SDC约束功能以及ECO起到了重要作用。Vivado可以帮助客户打造一个先进的实现流程，让客户更快地达到设计收敛的目标。
赛灵思为Vivado开发了新型多维分析布局引擎，该引擎通过分析可以找到从根本上能够最小化设计三维（时序、拥塞和走线长度）的解决方案。汤立人指出，不像以前的模拟退火算法只着眼于局部调整，Vivado设计套件的算法从全局进行优化，对整个设计进行通盘考虑，同时实现了最佳时序、拥塞和走线长度。这意味着可以减少流程重复运行的次数。
Vivado器件编译器还包括一个对流行的ISE FPGA编辑器工具的新扩展，使设计师可以移动单元、重新布线，连接一个寄存器输出作为调试管脚，修改DCM或者查找表（LUT）参数的工程变更单（ECO）。这种灵活性目前在业界都是领先的。
Vivado高层次综合（HLS）技术至关重要。这一技术全面覆盖C、C++和System C，能够进行浮点运算和任意精度浮点运算。即用户可以在算法开发环境而不是典型的硬件开发环境中使用该工具，在这个层面开发的算法验证速度与在RTL级验证相比有数量级的提高。
汤立人指出，赛灵思构建的Vivado工具将各类可编程技术结合在一起，可扩展实现多达1亿个等效ASIC门。看来，“面向未来十年的ALL Progarmmable”器件而打造的Vivado，确实有这个实力。
