【导读】Xilinx在Globalpress举办的2012硅谷电子峰会上首次宣布推出下一代设计环境Vivado Design Suite，ISE将不再支持28nm以后的节点，Xilinx之所以做出如此重大的抉择，是因为该公司做出了一个重要的战略决策，即将该公司定位从可编程逻辑供应商升级到完全可编程器件供应商。那么到底是什么市场力量促使Xilinx做出这一战略调整呢？请看本站记者对Xilinx可编程平台集团资深副总裁Victor Peng的特别采访报道。
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经过了四年的开发和一年的调试，Xilinx可编程平台事业部资深副总裁Victor Peng最近在Globalpress举办的2012硅谷电子峰会上宣布推出下一代Vivado Design Suite(Vivado设计环境)，它主要针对Xilinx 28nm以下节点产品而开发，原先的开发环境ISE将不再支持28nm节点以后的产品。
Xilinx之所以投入如此巨大的资源开发一个全新的设计环境，是因为很难对ISE进行改造以满足Xilinx新的发展战略的需要。Victor Peng强调指出：“Vivado Design Suite从一开始就是专为Xilinx下一代完全可编程器件而开发的，所谓完全可编程器件，简单地说，就是All-In for All Programmable，也即是说它将不再仅仅是一个可编程逻辑器件，而且还将集成可编程模拟混合电路、协议、算法、软件、IO和微处理器，以实现可编程的系统集成。”
下面是
Xilinx可编程平台部高级副总裁 Victor Peng 在全球电子峰会上发表的演讲视频：
欲想观看完整版的演讲视频，请发邮件到
jakechen@eecnt.com 申请。
另外一个重要市场推动力是，Xilinx已经在28nm FPGA市场建立了无可争议的领导地位。Victor Peng表示：“我们的市场领导地位可从以下几个数字显示出来，我们的28nm FPGA出货量已经超过1千片，28nm FPGA Design-Wins预期营收已经超过15亿美金，ARTIX/KINTEX/VIRTEX 28nm核心FPGA赢得的Design-Wins市场份额已超过70%，在系统集成市场的28nm FPGA Design-Wins市场份额已达到100%(因为目前只有我们的ZYNQ可以向市场供货)，预期到2015年，Xilinx FPGA从服务的应用市场得到的营收将超过150亿美金。”
如此光明的市场前景使得Xilinx有实力提出更具挑战性的发展战略，以便站上新的历史发展高度，并为Xilinx的未来奠定更大的市场发展空间。目前客户可通过Xilinx早期介入计划得到最新的Vivado Design Suite，该新工具允许设计工程师提高Xilinx下一代完全可编程器件的设计生产率。
新一代颠覆性设计环境Vivado设计套件的主要卖点是突破了可编程系统集成度和实现速度两方面的重大瓶颈，将设计生产力提高到同类竞争开发环境的4倍。Vivado不仅能加速可编程逻辑和IO的设计速度，而且还可提高可编程系统的集成度和实现速度，让器件能够集成3D堆叠硅片互联技术、ARM处理子系统、模拟混合信号(AMS)和绝大部分半导体IP核。
Vivado设计套件可加速IP集成和实现全系统可编程性，致力于在未来十年里加速Xilinx“All Programmable”器件的设计生产力。Victor Peng表示：“为了响应客户对提升生产力、缩短产品上市时间，以及超越可编程逻辑，实现可编程系统集成等要求，赛灵思工程师从2008年开始付诸行动，并在过去一年里携手100多家客户和联盟计划成员进行了试用和测试(其中包括采用基于堆叠硅片互联技术的Virtex-7 FPGA实现超大容量和带宽的客户)，从而打造出了Vivado工具这一巅峰之作。”
赛灵思全球高级副总裁汤立人也表示，Vivado要解决的就是加速生产力的问题：加速IP集成，加速实现，使生产力加倍。这就是Vivado的核心意义。
Vivado允许实现1亿门ASIC设计
Vivado设计套件包括高度集成的设计环境和新一代系统到IC级别的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4互联规范、IP-XACT IP封装元数据、工具命令语言、Synopsys系统约束(SDC)等有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的Vivado工具将各类可编程技术结合在一起，可扩展实现多达1亿个等效ASIC门的设计。
为了解决集成的瓶颈问题，Vivado IDE采用了用于快速综合和验证C语言算法IP的ESL设计、实现重用的标准算法和RTL IP封装技术、标准IP封装和各类系统构建块的系统集成、可将仿真速度提高3倍的模块和系统验证功能，以及可将性能提升百倍以上的硬件协同仿真功能。
为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3至15倍且为SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升了4倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单(ECO)的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。
最后，Vivado工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。
博通欧洲硬件开发工程经理Paul Rolfe指出：“Vivado设计套件与Virtex-7 2000T FPGA的组合改变了可编程逻辑产业发展的模式。Vivado使博通无需进行任何手动布局规划或分区工作，就能够设计出业界最大容量的FPGA。赛灵思在芯片和软件双方面的创新让我们印象深刻。”
Vivado设计套件供货情况
Vivado设计套件2012.1版本现已作为早期试用计划的一部分推出。客户可联系所在地的赛灵思代表。今夏早些时候将公开发布2012.2版本，今年晚些时候还将推出WebPACK。目前采用ISE设计套件版本的客户将免费获得最新Vivado设计套件版本和IDS。赛灵思将继续为针对7系列及早期产品设计的客户提供ISE设计套件支持。
