发布成功
fft/ifft 变换的verilog 实现
源码及testbench
要求:
1)点数支持16点~8192点可配置
2)位宽12bit~18bit 可定义;
3) testbench 支持 iff+fft 背靠背仿真(modelsim)
4) 支持xilinx及altera fpga
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